Selaras dengna perkembangan teknologi rangkain terpadu yang kini sedang memasuki era teknologi rangkaian terpadu berskala sangat besar (Very Large Scale Integrated Circuit-VLSI) para perancang sistem digital mulai berfikir untuk mengubah cara merepresentasikan suatu rancangan sistem digital dari bentuk diagram skematik ke bnetuk diskripsi bahasa singkat tinggi. Hal ini dilakukan terutama sekalai karena semakin komplek rancangan suatu sistem digital , akan semakin sulit pemeliharaannya dan pengoreksian yang harus dilakukan. Dengan menggunakan bahasa tingkat tinggi, rancangan suatu sistem akan lebih mudah untuk dipelihara dan dikoreksi. VHDL (kependekan dari Very High Speed Integrated circuit hardware Discription Language), merupakan suatu bahasa tingkat tinggi ayng dapat digunakan untuk mempresentasikan rancangan sistem digital . Bahasa ini telah menjadi standar IEEE untuk menjadmin portabilitas dari berbagai sistem perancangan sistem digital yang ada di dunia. Makalah ini membahas salah satu fasilitas yang dapat digunakan untuk menunjang penggunaan bahasa VHDL di dalam perancangan suatu sistem digital , yaitu perangkat lunak simulasi, yang sangat berguna di dalam melakukan validasi sutu rancangan yang dibuat . Perangkat lunak mensimulasikan suatu rancangan sistem digital yang sikuensial